1.背景知識
在正是入題之前先給大家講解一下gray圖像，YUV圖像以及Ycbcr圖像。
Gray圖像：灰度圖像就是美女直播全婐APP免费下载常說的黑白圖像，由黑到白為灰階為0-255。
YUV是被歐洲電視係統所采用的一種顏色編碼方法（屬於PAL），是PAL和SECAM模擬彩色電視製式采用的顏色空間。在現代彩色電視係統中，通常采用三管彩色攝影機或彩色CCD攝影機進行取像，然後把取得的彩色圖像信號經分色、分別放大校正後得到RGB，再經過矩陣變換電路得到亮度信號Y和兩個色差信號B－Y（即U）、R－Y（即V），最後發送端將亮度和色差三個信號分別進行編碼，用同一信道發送出去。這種色彩的表示方法就是所謂的YUV色彩空間表示。采用YUV色彩空間的重要性是它的亮度信號Y和色度信號U、V是分離的。YUV主要用於優化彩色視頻信號的傳輸，使其向後相容老式黑白電視。與RGB視頻信號傳輸相比，它最大的優點在於隻需占用極少的頻寬（RGB要求三個獨立的視頻信號同時傳輸）。其中“Y”表示明亮度（Luminance或Luma），也就是灰階值；而“U”和“V” 表示的則是色度（Chrominance或Chroma），作用是描述影像色彩及飽和度，用於指定像素的顏色。“亮度”是透過RGB輸入信號來建立的，方法是將RGB信號的特定部分疊加到一起。“色度”則定義了顏色的兩個方麵─色調與飽和度，分別用Cr和Cb來表示。其中，Cr反映了RGB輸入信號紅色部分與RGB信號亮度值之間的差異。而Cb反映的是RGB輸入信號藍色部分與RGB信號亮度值之間的差異。
Ycbcrr或Y'CbCr有的時候會被寫作：YCBCR或是Y'CBCR，是色彩空間的一種，通常會用於影片中的影像連續處理，或是數字攝影係統中。Y'為顏色的亮度(luma)成分、而CB和CR則為藍色和紅色的濃度偏移量成份。Y'和Y是不同的，而Y就是所謂的流明(luminance)，表示光的濃度且為非線性，使用伽馬修正(gamma correction)編碼處理。
2.FPGA 實現RGB圖像轉Gray圖像方法
一般RGB像轉灰度（gray）圖像有兩種方法，第一種就是使用RGB圖像的單通道去顯示圖像（R，G或B）。
其二就是講RGB圖像轉換成Ycbcr圖像，使用Y分量去顯示圖像，來實現彩色圖像轉灰度圖。
3.RGB單通道實現灰度圖像的轉換
上圖為整個圖像顯示的架構。美女直播全婐APP免费下载采用RGB565格式。
RGB單通道實現灰度圖像FPGA源碼：
//----------------------------------------------------------------------
// R G B to gray
//----------------------------------------------------------------------
wire [15:0] rgb;
assign TFT_rgb = {rgb[15:11],rgb[15:11],1'b0,rgb[15:11]}; //red
//assign TFT_rgb = {rgb[10:6],rgb[10:5],rgb[10:6]}; //green
//assign TFT_rgb = {rgb[4:0],rgb[4:0],1'b1,rgb[4:0]}; //blue
//assign TFT_rgb = {rgb[4:0],rgb[4:0],1'b0,rgb[4:0]}; //blue
RGB單通道實現灰度圖像FPGA源碼：
//----------------------------------------------------------------------
// R G B to gray
//----------------------------------------------------------------------
wire [15:0] rgb;
assign TFT_rgb = {rgb[15:11],rgb[15:11],1'b0,rgb[15:11]}; //red
//assign TFT_rgb = {rgb[10:6],rgb[10:5],rgb[10:6]}; //green
//assign TFT_rgb = {rgb[4:0],rgb[4:0],1'b1,rgb[4:0]}; //blue
//assign TFT_rgb = {rgb[4:0],rgb[4:0],1'b0,rgb[4:0]}; //blue
實現結果
原圖
Red分量
Green分量
Blue分量
由上三個分量顯示圖像來看，Green分量顯示效果較好。大家可以多試其他圖像，這種方法比較簡單，容易實現。
4、RGB圖像轉Ycbcr圖像實現gray圖像
RGB轉Ycbcr算法：
計算公式：Y = 0.183R + 0.614G + 0.062B + 16;
CB = -0.101R - 0.338G + 0.439B + 128;
CR = 0.439R - 0.399G - 0.040B + 128;
其中，時序在計算過程中完全沒有用到
輸入到輸出有三個clock的時延。
第一級流水線計算所有乘法；
第二級流水線計算所有加法，把正的和負的分開進行加法；
第三級流水線計算最終的和，若為負數取0；
Modelsim仿真部分希望自己去做。
RGB轉Ycbcr FPGA源碼：
/*
RGB轉YUV算法
計算公式：Y = 0.183R + 0.614G + 0.062B + 16;
CB = -0.101R - 0.338G + 0.439B + 128;
CR = 0.439R - 0.399G - 0.040B + 128;
其中，時序在計算過程中完全沒有用到
輸入到輸出有三個clock的時延。
第一級流水線計算所有乘法；
第二級流水線計算所有加法，把正的和負的分開進行加法；
第三級流水線計算最終的和，若為負數取0；
仿真通過
*/
`timescale 1ns/1ps
modulergb_to_ycbcr(
inputclk,
input[7 : 0]i_r_8b,
input[7 : 0]i_g_8b,
input[7 : 0]i_b_8b,
inputi_h_sync,
inputi_v_sync,
inputi_data_en,
output[7 : 0]o_y_8b,
output[7 : 0]o_cb_8b,
output[7 : 0]o_cr_8b,
outputo_h_sync,
outputo_v_sync,
outputo_data_en
);
/***************************************parameters*******************************************/
//multiply 256
parameterpara_0183_10b = 10'd47; //0.183 定點數
parameterpara_0614_10b = 10'd157;
parameterpara_0062_10b = 10'd16;
parameterpara_0101_10b = 10'd26;
parameterpara_0338_10b = 10'd86;
parameterpara_0439_10b = 10'd112;
parameterpara_0399_10b = 10'd102;
parameterpara_0040_10b = 10'd10;
parameterpara_16_18b = 18'd4096;
parameterpara_128_18b = 18'd32768;
/********************************************************************************************/
/***************************************signals**********************************************/
wiresign_cb;
wiresign_cr;
reg[17: 0]mult_r_for_y_18b;
reg[17: 0]mult_r_for_cb_18b;
reg[17: 0]mult_r_for_cr_18b;
reg[17: 0]mult_g_for_y_18b;
reg[17: 0]mult_g_for_cb_18b;
reg[17: 0]mult_g_for_cr_18b;
reg[17: 0]mult_b_for_y_18b;
reg[17: 0]mult_b_for_cb_18b;
reg[17: 0]mult_b_for_cr_18b;
reg[17: 0]add_y_0_18b;
reg[17: 0]add_cb_0_18b;
reg[17: 0]add_cr_0_18b;
reg[17: 0]add_y_1_18b;
reg[17: 0]add_cb_1_18b;
reg[17: 0]add_cr_1_18b;
reg[17: 0] result_y_18b;
reg[17: 0]result_cb_18b;
reg[17: 0]result_cr_18b;
reg[9:0] y_tmp;
reg[9:0] cb_tmp;
reg[9:0] cr_tmp;
regi_h_sync_delay_1;
regi_v_sync_delay_1;
regi_data_en_delay_1;
regi_h_sync_delay_2;
regi_v_sync_delay_2;
regi_data_en_delay_2;
regi_h_sync_delay_3;
regi_v_sync_delay_3;
regi_data_en_delay_3;
/********************************************************************************************/
/***************************************initial**********************************************/
initial
begin
mult_r_for_y_18b <= 18'd0;
mult_r_for_cb_18b <= 18'd0;
mult_r_for_cr_18b <= 18'd0;
mult_g_for_y_18b <= 18'd0;
mult_g_for_cb_18b <= 18'd0;
mult_g_for_cr_18b <= 18'd0;
mult_b_for_y_18b <= 18'd0;
mult_g_for_cb_18b <= 18'd0;
mult_b_for_cr_18b <= 18'd0;
add_y_0_18b <= 18'd0;
add_cb_0_18b <= 18'd0;
add_cr_0_18b <= 18'd0;
add_y_1_18b <= 18'd0;
add_cb_1_18b <= 18'd0;
add_cr_1_18b <= 18'd0;
result_y_18b <= 18'd0;
result_cb_18b <= 18'd0;
result_cr_18b <= 18'd0;
i_h_sync_delay_1 <= 1'd0;
i_v_sync_delay_1 <= 1'd0;
i_data_en_delay_1 <= 1'd0;
i_h_sync_delay_2 <= 1'd0;
i_v_sync_delay_2 <= 1'd0;
i_data_en_delay_2 <= 1'd0;
end
/********************************************************************************************/
/***************************************arithmetic*******************************************/
//LV1 pipeline :mult
always @ (posedgeclk)
begin
mult_r_for_y_18b <= i_r_8b * para_0183_10b;
mult_r_for_cb_18b <= i_r_8b * para_0101_10b;
mult_r_for_cr_18b <= i_r_8b * para_0439_10b;
end
always @ (posedgeclk)
begin
mult_g_for_y_18b <= i_g_8b * para_0614_10b;
mult_g_for_cb_18b <= i_g_8b * para_0338_10b;
mult_g_for_cr_18b <= i_g_8b * para_0399_10b;
end
always @ (posedgeclk)
begin
mult_b_for_y_18b <= i_b_8b * para_0062_10b;
mult_b_for_cb_18b <= i_b_8b * para_0439_10b;
mult_b_for_cr_18b <= i_b_8b * para_0040_10b;
end
//LV2 pipeline : add
always @ (posedgeclk)
begin
add_y_0_18b <= mult_r_for_y_18b + mult_g_for_y_18b;
add_y_1_18b <= mult_b_for_y_18b + para_16_18b;
add_cb_0_18b <= mult_b_for_cb_18b + para_128_18b;
add_cb_1_18b <= mult_r_for_cb_18b + mult_g_for_cb_18b;
add_cr_0_18b <= mult_r_for_cr_18b + para_128_18b;
add_cr_1_18b <= mult_g_for_cr_18b + mult_b_for_cr_18b;
end
//LV3 pipeline : y + cb + cr
assignsign_cb = (add_cb_0_18b >= add_cb_1_18b);
assignsign_cr = (add_cr_0_18b >= add_cr_1_18b);
always @ (posedgeclk)
begin
result_y_18b <= add_y_0_18b + add_y_1_18b;
result_cb_18b <= sign_cb ? (add_cb_0_18b - add_cb_1_18b) : 18'd0;
result_cr_18b <= sign_cr ? (add_cr_0_18b - add_cr_1_18b) : 18'd0;
end
always @ (posedgeclk)
begin
y_tmp<= result_y_18b[17:8] + {9'd0,result_y_18b[7]};
cb_tmp<= result_cb_18b[17:8] + {9'd0,result_cb_18b[7]};
cr_tmp<= result_cr_18b[17:8] + {9'd0,result_cr_18b[7]};
end
//output
assigno_y_8b = (y_tmp[9:8] == 2'b00) ? y_tmp[7 : 0] : 8'hFF;
assigno_cb_8b = (cb_tmp[9:8] == 2'b00) ? cb_tmp[7 : 0] : 8'hFF;
assigno_cr_8b = (cr_tmp[9:8] == 2'b00) ? cr_tmp[7 : 0] : 8'hFF;
/********************************************************************************************/
/***************************************timing***********************************************/
always @ (posedgeclk)
begin
i_h_sync_delay_1 <= i_h_sync;
i_v_sync_delay_1 <= i_v_sync;
i_data_en_delay_1 <= i_data_en;
i_h_sync_delay_2 <= i_h_sync_delay_1;
i_v_sync_delay_2 <= i_v_sync_delay_1;
i_data_en_delay_2 <= i_data_en_delay_1;
i_h_sync_delay_3 <= i_h_sync_delay_2;
i_v_sync_delay_3 <= i_v_sync_delay_2;
i_data_en_delay_3 <= i_data_en_delay_2;
end
//--------------------------------------
//timing
//--------------------------------------
assigno_h_sync = i_h_sync_delay_3;
assigno_v_sync = i_v_sync_delay_3;
assign o_data_en = i_data_en_delay_3;
/********************************************************************************************/
Endmodule
代碼2：
////////////////////////////////////////////////////////////////
wire [15:0] rgb;
wire hs;
wire vs;
wire de;
wire[7 : 0]o_y_8b;
wire[7 : 0]o_cb_8b;
wire[7 : 0]o_cr_8b;
assign TFT_rgb = {o_y_8b[7:3],o_y_8b[7:2],o_y_8b[7:3]}; //Y
//assign TFT_rgb = {o_cb_8b[7:3],o_cb_8b[7:2],o_cb_8b[7:3]}; //cb
//assign TFT_rgb = {o_cr_8b[7:3],o_cr_8b[7:2],o_cr_8b[7:3]}; //cr
代碼已經過驗證，實現效果
計算公式：Y = 0.183R + 0.614G + 0.062B + 16;
CB = -0.101R - 0.338G + 0.439B + 128;
CR = 0.439R - 0.399G - 0.040B + 128;
其中，時序在計算過程中完全沒有用到
輸入到輸出有三個clock的時延。
第一級流水線計算所有乘法；
第二級流水線計算所有加法，把正的和負的分開進行加法；
第三級流水線計算最終的和，若為負數取0；
Modelsim仿真部分希望自己去做。
RGB轉Ycbcr FPGA源碼：
/*
RGB轉YUV算法
計算公式：Y = 0.183R + 0.614G + 0.062B + 16;
CB = -0.101R - 0.338G + 0.439B + 128;
CR = 0.439R - 0.399G - 0.040B + 128;
其中，時序在計算過程中完全沒有用到
輸入到輸出有三個clock的時延。
第一級流水線計算所有乘法；
第二級流水線計算所有加法，把正的和負的分開進行加法；
第三級流水線計算最終的和，若為負數取0；
仿真通過
*/
`timescale 1ns/1ps
modulergb_to_ycbcr(
inputclk,
input[7 : 0]i_r_8b,
input[7 : 0]i_g_8b,
input[7 : 0]i_b_8b,
inputi_h_sync,
inputi_v_sync,
inputi_data_en,
output[7 : 0]o_y_8b,
output[7 : 0]o_cb_8b,
output[7 : 0]o_cr_8b,
outputo_h_sync,
outputo_v_sync,
outputo_data_en
);
/***************************************parameters*******************************************/
//multiply 256
parameterpara_0183_10b = 10'd47; //0.183 定點數
parameterpara_0614_10b = 10'd157;
parameterpara_0062_10b = 10'd16;
parameterpara_0101_10b = 10'd26;
parameterpara_0338_10b = 10'd86;
parameterpara_0439_10b = 10'd112;
parameterpara_0399_10b = 10'd102;
parameterpara_0040_10b = 10'd10;
parameterpara_16_18b = 18'd4096;
parameterpara_128_18b = 18'd32768;
/********************************************************************************************/
/***************************************signals**********************************************/
wiresign_cb;
wiresign_cr;
reg[17: 0]mult_r_for_y_18b;
reg[17: 0]mult_r_for_cb_18b;
reg[17: 0]mult_r_for_cr_18b;
reg[17: 0]mult_g_for_y_18b;
reg[17: 0]mult_g_for_cb_18b;
reg[17: 0]mult_g_for_cr_18b;
reg[17: 0]mult_b_for_y_18b;
reg[17: 0]mult_b_for_cb_18b;
reg[17: 0]mult_b_for_cr_18b;
reg[17: 0]add_y_0_18b;
reg[17: 0]add_cb_0_18b;
reg[17: 0]add_cr_0_18b;
reg[17: 0]add_y_1_18b;
reg[17: 0]add_cb_1_18b;
reg[17: 0]add_cr_1_18b;
reg[17: 0] result_y_18b;
reg[17: 0]result_cb_18b;
reg[17: 0]result_cr_18b;
reg[9:0] y_tmp;
reg[9:0] cb_tmp;
reg[9:0] cr_tmp;
regi_h_sync_delay_1;
regi_v_sync_delay_1;
regi_data_en_delay_1;
regi_h_sync_delay_2;
regi_v_sync_delay_2;
regi_data_en_delay_2;
regi_h_sync_delay_3;
regi_v_sync_delay_3;
regi_data_en_delay_3;
/********************************************************************************************/
/***************************************initial**********************************************/
initial
begin
mult_r_for_y_18b <= 18'd0;
mult_r_for_cb_18b <= 18'd0;
mult_r_for_cr_18b <= 18'd0;
mult_g_for_y_18b <= 18'd0;
mult_g_for_cb_18b <= 18'd0;
mult_g_for_cr_18b <= 18'd0;
mult_b_for_y_18b <= 18'd0;
mult_g_for_cb_18b <= 18'd0;
mult_b_for_cr_18b <= 18'd0;
add_y_0_18b <= 18'd0;
add_cb_0_18b <= 18'd0;
add_cr_0_18b <= 18'd0;
add_y_1_18b <= 18'd0;
add_cb_1_18b <= 18'd0;
add_cr_1_18b <= 18'd0;
result_y_18b <= 18'd0;
result_cb_18b <= 18'd0;
result_cr_18b <= 18'd0;
i_h_sync_delay_1 <= 1'd0;
i_v_sync_delay_1 <= 1'd0;
i_data_en_delay_1 <= 1'd0;
i_h_sync_delay_2 <= 1'd0;
i_v_sync_delay_2 <= 1'd0;
i_data_en_delay_2 <= 1'd0;
end
/********************************************************************************************/
/***************************************arithmetic*******************************************/
//LV1 pipeline :mult
always @ (posedgeclk)
begin
mult_r_for_y_18b <= i_r_8b * para_0183_10b;
mult_r_for_cb_18b <= i_r_8b * para_0101_10b;
mult_r_for_cr_18b <= i_r_8b * para_0439_10b;
end
always @ (posedgeclk)
begin
mult_g_for_y_18b <= i_g_8b * para_0614_10b;
mult_g_for_cb_18b <= i_g_8b * para_0338_10b;
mult_g_for_cr_18b <= i_g_8b * para_0399_10b;
end
always @ (posedgeclk)
begin
mult_b_for_y_18b <= i_b_8b * para_0062_10b;
mult_b_for_cb_18b <= i_b_8b * para_0439_10b;
mult_b_for_cr_18b <= i_b_8b * para_0040_10b;
end
//LV2 pipeline : add
always @ (posedgeclk)
begin
add_y_0_18b <= mult_r_for_y_18b + mult_g_for_y_18b;
add_y_1_18b <= mult_b_for_y_18b + para_16_18b;
add_cb_0_18b <= mult_b_for_cb_18b + para_128_18b;
add_cb_1_18b <= mult_r_for_cb_18b + mult_g_for_cb_18b;
add_cr_0_18b <= mult_r_for_cr_18b + para_128_18b;
add_cr_1_18b <= mult_g_for_cr_18b + mult_b_for_cr_18b;
end
//LV3 pipeline : y + cb + cr
assignsign_cb = (add_cb_0_18b >= add_cb_1_18b);
assignsign_cr = (add_cr_0_18b >= add_cr_1_18b);
always @ (posedgeclk)
begin
result_y_18b <= add_y_0_18b + add_y_1_18b;
result_cb_18b <= sign_cb ? (add_cb_0_18b - add_cb_1_18b) : 18'd0;
result_cr_18b <= sign_cr ? (add_cr_0_18b - add_cr_1_18b) : 18'd0;
end
always @ (posedgeclk)
begin
y_tmp<= result_y_18b[17:8] + {9'd0,result_y_18b[7]};
cb_tmp<= result_cb_18b[17:8] + {9'd0,result_cb_18b[7]};
cr_tmp<= result_cr_18b[17:8] + {9'd0,result_cr_18b[7]};
end
//output
assigno_y_8b = (y_tmp[9:8] == 2'b00) ? y_tmp[7 : 0] : 8'hFF;
assigno_cb_8b = (cb_tmp[9:8] == 2'b00) ? cb_tmp[7 : 0] : 8'hFF;
assigno_cr_8b = (cr_tmp[9:8] == 2'b00) ? cr_tmp[7 : 0] : 8'hFF;
/********************************************************************************************/
/***************************************timing***********************************************/
always @ (posedgeclk)
begin
i_h_sync_delay_1 <= i_h_sync;
i_v_sync_delay_1 <= i_v_sync;
i_data_en_delay_1 <= i_data_en;
i_h_sync_delay_2 <= i_h_sync_delay_1;
i_v_sync_delay_2 <= i_v_sync_delay_1;
i_data_en_delay_2 <= i_data_en_delay_1;
i_h_sync_delay_3 <= i_h_sync_delay_2;
i_v_sync_delay_3 <= i_v_sync_delay_2;
i_data_en_delay_3 <= i_data_en_delay_2;
end
//--------------------------------------
//timing
//--------------------------------------
assigno_h_sync = i_h_sync_delay_3;
assigno_v_sync = i_v_sync_delay_3;
assign o_data_en = i_data_en_delay_3;
/********************************************************************************************/
Endmodule
代碼2：
////////////////////////////////////////////////////////////////
wire [15:0] rgb;
wire hs;
wire vs;
wire de;
wire[7 : 0]o_y_8b;
wire[7 : 0]o_cb_8b;
wire[7 : 0]o_cr_8b;
assign TFT_rgb = {o_y_8b[7:3],o_y_8b[7:2],o_y_8b[7:3]}; //Y
//assign TFT_rgb = {o_cb_8b[7:3],o_cb_8b[7:2],o_cb_8b[7:3]}; //cb
//assign TFT_rgb = {o_cr_8b[7:3],o_cr_8b[7:2],o_cr_8b[7:3]}; //cr
代碼已經過驗證，實現效果
原圖
Y分量實現效果
此方法實現RGB轉gray圖像效果較好。
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